PROGETTO DI UN DLL AD AGGANCIO MULTIPLO PER APPLICAZIONI IN UN TIME-TO-DIGITAL CONVERTER AD ALTA RISOLUZIONE

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Nei moderni sistemi elettronici, la capacità di trattare ed elaborare dati ad alta velocità è uno dei principali problemi che necessitano di essere risolti. Strumentazioni di misura e test, circuiti per le telecomunicazioni, militari o medicali sono solo alcuni esempi dei campi in cui l’uso di segnali di sincronia stabili e precisi, indipendenti da variazioni della temperatura o della tensione di alimentazione, è di fondamentale importanza per il raggiungimento di elevate prestazioni. Normalmente, in ognuna di queste applicazioni i riferimenti temporali devono avere un periodo di oscillazione spesso molto minore rispetto alla durata dell’impulso: ad esempio nei sistemi di ricezione che utilizzano oscillatori di tipo ring, la massima frequenza raggiungibile per il clock è di alcuni gigahertz e ciò implica che segnali che variano con una velocità maggiore non possono essere acquisiti correttamente. Per risolvere questo problema è possibile agire in due modi differenti: una prima soluzione consiste nell’impiego di tecnologie più performanti le quali, però, implicano spesso l’aumento dei costi di progettazione e realizzazione; una diversa soluzione, invece, è basata sull’uso di circuiti che moltiplicano il numero di fronti utili al campionamento. Il delay-locked-loop delay line (DLL) consente proprio di realizzare questa funzione.
Il DLL è formato da una catena di celle a ritardo variabile, chiusa ad anello, in cui la differenza di fase fra il segnale in ingresso (il clock) e il segnale in uscita è nulla a regime; questo è possibile grazie alla presenza di un comparatore di fase che misura lo sfasamento delle tensioni ai due capi della catena e controlla, attraverso una apposita circuiteria, il ritardo delle celle. Le tensioni presenti all’uscita di ogni buffer possono essere utilizzate per campionare segnali di durata anche minore del periodo di clock.