PROGETTAZIONE LOGICA E DEFINIZIONE DI PROTOCOLLI E POLITICHE PER LE CACHES D-NUCA TRIANGOLARI

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Gli odierni processori per sistemi ad alte prestazioni incorporano caches di dimensioni sempre crescenti. Ad esempio l’Alpha 21364 ha 1.75MB di L2, l’HP PA-8700 contiene 2.25MB di cache unificata e l’Itanium2 prevede 3MB di cache L3. Dato che la cache L2 occupa circa la metà dell’area di silicio del chip (il 30% nell’Alpha 21264, il 60% nello StrongARM), è facile capire come questo componente incida non poco sul costo dell’intero processore e sulle sue prestazioni. In questo lavoro di tesi saranno valutati differenti progetti di architetture di cache con l’obbiettivo di migliorarne le prestazioni in termini di tempi di accesso, capacità, costo e risparmio energetico. In particolare sarà presentata una architettura di memoria cache con tempo di accesso che è funzione degli indirizzi dei dati e su questa saranno costruite alcune varianti sempre con riguardo alle relative prestazioni. Inoltre per ogni configurazione presentata saranno fatte varie prove di test in modo da validare il progetto e renderlo credibile.